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xDX I/O Designer

更新日期:2016-01-06 22:54:14  瀏覽次數:6884次  作者:admin  【打印此頁】  【關閉
FPGA/PCB協同設計環境--xDX I/O Designer

 



當今的電子系統設計正面臨著小型化、低功耗、高可靠性等問題的挑戰,而作為可編程邏輯器件代表的FPGA不僅可以解決這些問題,而且還可以縮短產品開發周期、減少投入,同時芯片價格也在不斷下降。基于FPGA器件自身的高性能和靈活性等特點,使其在多個領域得到了廣泛的應用,包括:數據采集和接口邏輯、數字信號處理、汽車電子、軍事、測試和測量、消費類電子、醫療等。奧


同時,FPGA行業也在經歷著快速地發展,基于應用系統設計需求的不斷提升,目前最大的兩個FPGA廠商Xilinx和Altera已經推出各自最新的高端系列產品:Virtex-7和Stratix V。隨著IP技術及SOC產業的迅猛發展,FPGA的設計在當今的電子系統設計之中已經占據了不可替代的位置。肯


絕大多數的電子產品都是以PCB作為載體的,而對于含有FPGA芯片的PCB設計而言則包含了兩套設計流程:FPGA的設計流程和PCB的設計流程。然而,系統的復雜程度和這兩套流程的分立性,給FPGA工程師及PCB工程師在產生FPGA原理圖符號、分配I/O管腳等方面帶來了嚴峻的設計挑戰。系統性能的提升以及產品質量和可靠性的保障需要綜合考慮芯片和板級系統的整體特性。思


FPGA板級系統的傳統設計流程

對于含有FPGA芯片的PCB設計,在設計規格討論確定后,通常包含了兩套設計流程:FPGA的設計流程和PCB的設計流程。其中,FPGA的設計流程包括:根據FPGA設計規格進行HDL代碼設計輸入、HDL代碼的功能仿真、邏輯綜合、綜合后仿真、布局布線、時序仿真與驗證、板級仿真與驗證、芯片編程與調試等步驟。在此設計過程中,必須嚴格滿足FPGA設計規格以及接口的定義。而PCB的設計流程包括:根據PCB設計規格進行原理圖設計、FPGA器件原理圖符號庫和封裝庫的產生、PCB布局布線、高速PCB的設計和分析驗證、PCB生產制造等,并且最終完成FPGA和PCB的集成調試。在此設計過程中,必須嚴格滿足PCB設計規格以及接口的定義。


FPGA板級系統傳統設計流程如下圖所示。



 
傳統的設計流程中關于FPGA與PCB之間接口的同步性設計相關步驟如下:
  • 在系統級設計階段進行模塊劃分的同時,分別指定各自模塊的設計規格,并且確定模塊間的接口,也可能包括FPGA的初始管腳定義
  • FPGA工程師根據系統級接口定義用HDL語言描述FPGA端口,并根據初始的管腳定義,給出FPGA邏輯綜合和布局布線的管腳約束文件
  • PCB工程師根據FPGA器件資料創建FPGA符號,再把符號放置到原理圖,并完成原理圖網絡連接,然后進入PCB布局布線
  • FPGA布局布線可能無法滿足預先給定的管腳約束條件,因而完全有可能出現最終的管腳分配結果和初始的管腳定義不一致的情況,需要將這種不一致的細節反饋給PCB工程師,PCB工程師此時則需要根據實際的管腳分配修改相應FPGA符號的管腳配置
  • PCB在布局布線過程中基于性能的需要可能需要進一步調整FPGA器件的某些封裝信息,比如常用的管腳位置交換。通過管腳位置交換可能能夠獲得更好的布局布線效果甚至有效地提升PCB的質量和可靠性,從而滿足系統設計規格。這種修改需要同時反饋給原理圖設計和FPGA設計,原理圖設計需要同PCB設計保持嚴格一致的設計數據同步,FPGA工程師則需要根據調整后的結果來修改管腳約束文件,重新進行邏輯綜合和FPGA的布局布線,或者簡單地只執行重新的布局布線,確保布局布線后的管腳分配結果和PCB中實際的FPGA物理設計的管腳分配嚴格一致


傳統設計流程存在的問題

在傳統的設計流程中,接口的定義完全依賴于手工來實現,而且維系這種接口定義關系的基礎是口頭的交流或者書面性質的表述。與此同時,這種接口的定義需要在系統級、PCB板級以及FPGA芯片設計階段重復進行,換句話說,在FPGA設計流程中,需要通過在布局布線或者邏輯綜合階段手工輸入這些管腳的定義和約束來實現;而在PCB設計過程中又需要手工創建FPGA器件的符號以及對應的PCB封裝,重復信息的輸入都可能導致錯誤的出現甚至設計的失敗。


對于傳統的設計流程而言,總結起來有如下一些缺陷:
  • 手工創建FPGA器件的符號和封裝,會導致巨大的工作量
對于日趨復雜的FPGA器件來說(比如管腳數超過1500個的FPGA設計),符號的創建和校驗可能需要一個工作日到一周左右的時間,而且人工創建的方法也非常容易產生錯誤。
  • 重復信息的輸入容易產生錯誤
由于在系統設計階段、FPGA設計階段以及PCB設計階段都需要手工地輸入相關的接口定義信息,因此非常容易產生錯誤。并且這些錯誤很難自動發現,這就容易導致出現設計數據不一致的情況。
  • 設計數據的不一致和不同步
在FPGA設計以及PCB設計的任何階段都有可能重新定義或者修改系統設計階段給定的FPGA與PCB之間的接口關系,比如:需要增加接口信號、改變接口信號的數據寬度、在PCB設計階段調整信號的物理位置等。由于傳統的設計流程往往依賴于工程師之間的口頭交流以及類似電子郵件或文檔等書面形式的溝通,因此設計數據不一致、不同步的情況時有發生。
  1. 缺少統一集中的FPGA管腳設計、定義和分配環境,事實上這種集中統一的FPGA與PCB接口定義環境對于保證高性能板級系統設計數據的同步性來說至關重要
  2. 在PCB設計環境下分配I/O管腳不直觀,并且需要多次調整,工作量大并且耗費時間和精力
  3. FPGA流程與PCB流程相對分立,粘合度不夠
  4. 串行的設計流程導致效率較低


FPGA/PCB協同設計流程

針對FPGA與PCB傳統設計流程中存在的各種弊端,Mentor Graphics公司推出了業界最早、功能強大的FPGA與PCB一體化設計解決方案--- xDX I/O Designer。該解決方案很好地解決了上述FPGA與PCB設計流程中存在的各種問題,通過粘合FPGA設計流程和PCB設計流程保證了設計數據的一致性與同步性,提升了設計效率,并且最大程度地保障了產品的質量和可靠性。


Mentor Graphics公司的FPGA與PCB一體化設計解決方案xDX I/O Designer所提供的全新設計流程如下圖所示:



 
使用xDX I/O Designer實現FPGA/PCB協同設計最典型的一種流程是:
(1) 在確定設計規格后,在xDX I/O Designer中完成FPGA的初始定義(包括: 器件選型、信號定義、管腳分配)
(2) 使用xDX I/O Designer分別輸出FPGA流程和PCB流程需要的設計數據
  • 對FPGA流程: 根據信號定義輸出頂層HDL代碼,并根據管腳分配輸出管腳約束文件
  • 對PCB流程: 根據信號定義輸出FPGA器件的框圖符號,并根據管腳分配輸出FPGA的器件符號
(3) 在PCB流程的布局階段,根據器件布局完成后“飛線”交叉的具體情況,將布局信息導入到xDX I/O Designer中進行管腳自動分配優化

(4) 在xDX I/O Designer完成管腳自動分配優化后,重新生成管腳約束文件去更新同步FPGA設計流程


以向導方式為FPGA器件創建Database
Mentor Graphics公司的xDX I/O Designer為系統工程師/電路工程師提供了一個方便的FPGA管腳設計、定義和分配的環境。工程師可以通過向導的方式來為項目中的FPGA器件創建一個Database。在這個Database里面記錄了該FPGA器件的相關信息,包括:
  • 廠商和器件:器件廠商、開發工具、器件所屬家族、器件型號、封裝、速度等級等
  • 接口定義源文件:文件類型選擇(VHDL、Verilog、電子表格)、頂層文件的指定
  • 布局布線:指定約束文件等
  • 綜合:指定綜合工具、綜合約束文件等
  • PCB相關信息:從中心庫中為FPGA器件指定一個已創建好的封裝



豐富、靈活的管腳分配方式

Mentor Graphics公司的xDX I/O Designer“跨接”在FPGA設計流程與PCB設計流程之間,使得工程師們可以通過多種方式來實現FPGA的管腳分配,并能保證全流程中設計數據的嚴格同步。這些方法包括:
  • 在FPGA流程中分配管腳:由xDX I/O Designer讀入FPGA設計的頂層HDL文件以及FPGA布局布線后生成的管腳文件(.PAD、.PIN或者.FIT文件),然后自動生成PCB設計流程中的Functional Symbol和PCB Symbol
  • 在PCB流程中分配管腳:由xDX I/O Designer讀入EDIF/XML格式的原理圖文件,然后自動生成FPGA流程中的頂層HDL文件和管腳約束文件
  • 在xDX I/O Designer中分配管腳:xDX I/O Designer通過圖形化的方式顯示FPGA器件的物理管腳位置以及可使用的資源信息。工程師可以在這里根據設計規格完成接口的定義,xDX I/O Designer則根據接口定義輸出FPGA流程需要的頂層HDL文件以及PCB流程需要的Functional Symbol。同時,還可以通過“拖放”的操作完成管腳分配,xDX I/O Designer根據分配的信息輸出FPGA流程需要的綜合和布局布線的管腳約束文件以及PCB流程需要的PCB Symbol 




強大的管腳分配自動優化功能

在傳統的設計流程中,FPGA的“調線”工作一直是影響產品開發周期的瓶頸。對于一個大型的系統,“調線”一般需要數天甚至數周的時間才能完成,并且工程師之間傳統的“口頭”或“書面”溝通的方式極易造成設計數據的不一致。xDX I/O Designer具有管腳分配自動優化的功能,這一強大的功能可以將以前數天的工作壓縮到幾分鐘之內完成。



 
自動創建和更新原理圖符號

在傳統的設計流程中,FPGA器件的Functional Symbol和PCB Symbol都需要進行手工地創建。而如今的FPGA器件管腳數越來越多,手工創建符號消耗了工程師大量的時間,使得項目推進緩慢,并且極易出錯。xDX I/O Designer具有自動創建和更新原理圖符號的功能。



 
設計數據一致性的保證--同步向導

xDX I/O Designer可以自動監測設計中所有與FPGA以及PCB之間接口相關的設計數據是否發生變化。一旦檢測出設計數據發生了任何的改變,xDX I/O Designer都會通過“閃爍的黃燈”來提示工程師有設計變更。工程師可以打開“同步向導”,執行相關的同步操作,從而確保整個設計嚴格的一致性和同步性。


多FPGA優化功能

隨著系統性能以及復雜度的提升,在當今的設計中一塊PCB上往往不止包含一個FPGA芯片。xDX I/O Designer具有對多個FPGA進行優化的功能(即可以在同一個環境中實現對多個FPGA進行操作),從而極大程度地滿足了當今設計的需求。


強大的“庫模式”

xDX I/O Designer除了提供FPGA/PCB協同設計功能之外,還提供了強大的“庫模式”,可用于對FPGA器件進行建庫。在庫模式下,工程師能夠在xDX I/O Designer的器件信息庫中選擇所需的FPGA型號,并根據設計的需要調整各BANK的管腳屬性(單端或差分),然后由xDX I/O Designer自動創建該型號FPGA的Part與Symbol,最終導出到指定的中心庫Part和Symbol分區中,供設計中使用。在“庫模式”下創建的FPGA的Part會包含管腳交換組信息,以及各BANK管腳屬性的定義(單端或差分)。


不斷更新的FPGA器件信息庫

xDX I/O Designer內置一個能夠不斷更新的FPGA器件信息庫,保證對各主流廠商最新型號FPGA器件的支持(如: Xilinx的Virtex UltraScale系列、Altera的Stratix 10等)


支持的FPGA廠商器件和工具

xDX I/O Designer全面支持業界主流FPGA廠商(如:Xilinx、Altera、Actel、Lattice)的最新器件型號、相關設計流程以及最新版本的設計軟件(如:Synplify Pro、Precision、Xilinx ISE、Xilinx Vivado、Altera Quartus II、Actel Designer、Lattice ispLEVER)。



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