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Calibre

更新日期:2018-01-29 11:37:08  瀏覽次數:3595次  作者:admin  【打印此頁】  【關閉
物理驗證Sign-Off標準

眾所周知,隨著IC加工、設計技術的飛速發展,高性能、低價格的芯片已成為市場競爭的關鍵因素。而IC設計是一個高風險、高投資的產業,如何使IC產品達到高性能,同時又降低成本變得越來越重要,尤其是對于全新的IC設計,首次流片成功變得更加關鍵。而IC產品的成功,不僅要有高水平的工程師,良好的設計,還要有優秀EDA工具的輔助,特別是對于芯片設計的功能及物理驗證方面。奧


Calibre工具集是Mentor Graphics公司專注為深亞微米工藝技術中復雜芯片設計的物理驗證挑戰而研發的業界第一個最高性能的環境和技術。它基于先進的層次化算法和技術,能夠快速、準確、完善的對混合電路進行物理驗證及寄生提取。目前,它已經被全球主流的foundry采用,并成為其內部的物理驗證標準。在國內Calibre也已經被眾多設計公司采用為深亞微米集成電路的物理驗證工具。Calibre主要包含有以下幾個模塊,市面上主流版圖編輯器與Calibre工具接口的Calibre interactive;版圖驗證工具Calibre nmDRC,Calibre LVS;層次化的驗證模塊nmDRC-H和LVS-H;具有圖像偵錯環境的Calibre RVE;大型GDSII版圖數據快速讀取模塊Calibre DESIGNrev及混合級電路寄生提取工具Calibre xRC和xL。Calibre既可作為一個單點工具來使用,也可以集成在目前主流的版圖工具中。Calibre物理驗證平臺涵蓋了Signoff級驗證的gds到mask的所有驗證步驟,包括DRC,LVS,PEX,DFM以及可靠性驗證,3D驗證所有方面。肯

Calibre nmDRC和Calibre nmDRC-H

在進行DRC驗證時,Calibre有許多高級功能提供方便靈活的驗證方式,達到靈活、快捷偵錯的目的。思


Calibre LVS和Calibre LVS-H

LVS有許多非常靈活的控制選項,應用于不用的設計階段和環境中,以滿足各種情況下原理圖同版圖的比較工作。


Calibre xRC和xL

Calibre xRC和xL是單一的工具提供給所有的設計工程師全面的解決方案,對各個層次的寄生參數進行準確、全面的提取,得到最準確的仿真結果。

Calibre Realtime

Calibre Realtime實時sign-off級DRC驗證流程可以和主流的版圖設計工具進行無縫連接,包括Cadence的virtuoso,Mentor的Pyxis和Springsoft的Laker。可以在這些主流的版圖設計環境當中進行實時的嚴格的DRC的檢查,并提供高效的修改意見,大幅度的縮短了全定制設計工程師的設計時間。


Calibre 3D寄生參數提取

Calibre xACT是領先的高精度的三維寄生提取解決方案,其采用全新的架構,克服了傳統現成解算器的性能限制,可以和Calibre的所有物理驗證流程完美結合。其通過提供一個誤差小于3%的真正三維現場解算器,解決了提取精度和性能之間的傳統困境,并擁有超高速的運算速度。


Calibre DFM

針對深亞微米遇到工藝不可制造性問題,Mentor不斷的改進Calibre驗證平臺,提出了一系列的改進方案。并對不同工藝節點的驗證提出了相應的解決辦法,并基于Calibre的平臺,并融合DFM的技術與理念,開發了一系列完備的DFM技術方案,幫助設計師在設計階段就考慮生產制造可能帶來的問題。


Calibre PERC

Calibre Perc是集成電路設計的最完整的可編程式電學規則檢查工具,其可根據使用者自定義規則進行自動檢查,是專為協助客戶進行產品的可靠性設計。Calibre Perc在解決ESD檢查的基礎上,有很強的擴張性,對更多的可靠性設計進行完整的驗證,包括Latch up效應和電源、地的壓降問題,以及器件的輸入輸出匹配問題。


Calibre Muli-Pattern

半導體工藝隨著摩爾定律的發展,目前已經進入20nm時代,各大Foundry已經投入大量的技術力量進行14nm,7nm工藝的研發。當工藝發展進行到32nm工藝后,傳統的光刻工藝不能滿足如此小的圖形的曝光,為了解決光刻工藝的問題,對同一MASK版的數據進行分版處理,進行兩次或者多次分別曝光,解決了小圖像不能一次曝光問題。但由此帶來了如何進行分版數據驗證的問題。Calibre專門針對先進工藝進行完整先進的物理驗證,是集成電路可以持續發展制造的保證。


Calibre Automatic Waivers
Calibre Auto-Waiver對外部IP進行假錯的自動識別和清楚,在全芯片級別的驗證當中自動消除冗余錯誤。Calibre Auto-Waiver流程與當前的GDSII或OASIS流程兼容。IP設計者進行版圖驗證時,這些經過Foundry確認的假錯被標注放回到IP版圖中,對冗余錯誤進行自動化的識別以及標注,把設計這從繁重的假錯識別標注重復勞動中釋放出來。并由Foundry對專門的標注層次進行定義,確保了驗證信息在IP使用者和IP提供者之間的一致性。

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