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FPGA評測的必要性

更新日期:2018-03-08 13:22:32  瀏覽次數:693次  作者:admin  【打印此頁】  【關閉

FPGA設計的驗證技術方面,總得來看國內仍然較為落后,依然采用最為傳統的驗證手段,同時由于傳統觀念的影響,認為基本功能的確認就以足夠,因而國內科研院所驗證技術的更新相對較為滯后。可喜的是,隨著國內航空航天科技投入的加大,設計復雜度的不斷提升,如何保證設計的功能正確性與可靠性愈發受到重視,提到關乎國家利益的戰略性高度,因此國內FPGA設計與驗證領域技術進入跨越式增長階段,目前很多軍工研究所都準備開展FPGA設計與仿真驗證的平臺化建設工作,都已充分意識到該項工作的重要性,逐步把這項工作提到議事日程上來,并逐漸進入項目實施階段。

與此同時,復雜高性能且日新月異的FPGA/FPSoC也為產業帶來新的挑戰:

n  FPGA/FPSoC規模迅速提升,功能越來越復雜,性能越來越高;

n  FPGA/FPSoC團隊協同越來越多,仿真驗證壓力越來越大;

n  FPGA/FPSoC研發周期急劇縮減,設計缺陷不可避免;

為此,對于以航空航天為代表的安全關鍵性領域,一套平臺化的完善的FPGA/FPSoC研發環境成為必需。具體來看:

IP技術是目前電子系統研發中越來越受到重視和技術實現手段,將一些成熟的并且經過實踐檢驗的高質量可靠性的模塊單元作為企業的財富完整地保護和管理起來,在未來的系統研制中,如果有類似的需求就可以直接引用或者經適當修改使用,這樣可以提升研發效率并且確保質量可靠性。IP技術有許多種方式,首先可以從FPGA廠商處獲得IP、其次可以從行業專業的設計服務公司或者IP廠商處獲得IP,此外企業自身也可以不斷創建和豐富自身的IP資源庫。源代碼IPIP的一種數據形式,因為是源碼,所以利用剪裁并且實現復用,因此源代碼IP是航空航天及軍工研究所最為安全可靠的選擇。

對于如今復雜的下一代DSP應用,傳統的硬件設計方法采用手工編寫RTL代碼的方法過于耗時。ESL設計技術幫助硬件設計工程師將設計抽象層次提高到新的高度:ANSI C++SystemC,使得下一代無線,衛星,視頻和圖像處理等應用中需要的高性能復雜ASICFPGA硬件的快速設計成為可能。ESL設計技術是基于行為級的設計語言SystemC或者C/C++對系統建模,在行為級對系統進行充分的驗證。ESL設計的好處在于抽象層次比較高,仿真速度快,而且代碼量少,因此可以對系統性能進行非常充分的模擬。ESL的設計結果可以通過高級語言綜合技術直接轉化為HDL代碼。因此對于算法密集型設計,采用ESL技術將顯著提升設計實現效率及質量。我所之前購買的Catapult,可以通過產品升級獲得對浮點庫的支持,浮點庫可以很好地滿足對高質量高精度計算的技術要求,因此建議對該產品進行升級。同時為了提高CRTL的一致性,現有方法是基于仿真進行確認的,但是對于復雜算法,則需要花費大量時間開發測試用例,然而C-RTL的等效性檢查技術就可以避免大量的測試用例編寫,自動地完成相關比對工作,顯著提升驗證效率,因此建議配備該技術。

當前在許多安全關鍵設計流程中都已明確要求設計必須采取基于需求的設計方法。這也就意味著設計流程的中心將圍繞著如何捕獲與確認設計需求,以及如何基于需求進行設計和采用何種技術執行設計實現過程中的基于需求的驗證。因此根據這樣的要求,設計者需要在整個設計過程中,從多個設計源有效地鏈接、管理和追蹤硬件設計需求,從而以最便捷的手段在設計的任何階段提取設計文檔與報告,實現對需求改變帶來影響的最充分有效的管理。帶來的最直接結果就是:設計計劃的可預測性與有效管理,以及產品質量的顯著改善。所以,如果要滿足安全關鍵設計的要求,FPGA設計與驗證平臺就需要具備需求跟蹤、管理與分析的功能。

現有的FPGA設計中,需要有效的設計質量評估手段。由于航空航天裝備對設計的可靠性要求非常嚴格,要求設計師能夠對設計代碼進行代碼的質量進行定量與定性的評估。在以前的設計環境中,由于FPGA設計規模比較小,代碼量也比較少,這個問題顯得不是很突出。而隨著FPGA設計規模變大,代碼量也達到了數萬行,甚至數十萬行,因此,必須要有一套規則來對代碼的質量進行檢查和評估。

對于復雜的FPGA設計,還需要采用基于SystemVerilogUVM驗證方法來完成FPGA的驗證。通過為驗證目標設定一些覆蓋率的要求,然后根據UVM的驗證方法搭建出能夠快速滿足覆蓋率要求的測試系統,使FPGA的驗證更有效。 UVM的驗證方法具備一些非常優秀的特點,非常適合對于高可靠性驗證平臺的搭建。首先,其面向對象的驗證方法使FPGA驗證的效率大大提高。面向對象的驗證方法可以把測試用例和HDL設計分離開。測試用例通過一個驅動和HDL代碼進行通信。這種方式可以使設計師在短時間內能夠進行大量的測試,并精巧的構建測試用例,使用盡可能少的測試用例來在最短時間內滿足驗證覆蓋率指標。由于測試用例和驅動分離,從而使驗證代碼的可重用性大大提高。同時,這種驗證平臺維護起來也非常方便。對于不同的被測電路,只需要修改底層的驅動就可以了。如果采用SystemVerilog的一些高級特性,例如約束隨機向量生成技術,和功能覆蓋率模型,可以搭建出高自動化的驗證平臺,從而在盡可能短的時間內完成高質量驗證。不僅可以顯著提高測試效率,還可以更快更早地發現設計問題。

高可靠設計規范要求設計的每一步都要有可重復性。主要目的是通過獲取設計環境與設計工具的使用信息,來跟蹤其中每一個環節。理想狀況下,重新運行同樣的設計步驟,一定可以得到相同的結果。可重復的設計過程能確保重新創建設計時能得到一致的結果。在得到確定性結果的同時,然而有時設計功能完成后又會需要改動設計。改動部分的設計要盡可能地不影響已經固定下來的設計部分。增量綜合就提供了這樣的功能。在典型的增量設計流程中,設計師預先會把設計分成多個模塊。然后,這些模塊會獨立地進行綜合和實現。這使設計師可以很容易做到使后續開發的模塊不會影響到設計的其他部分。這樣就確保為改動的設計部分滿足可重現的要求。因此需要FPGA設計及驗證平臺中需要具備支持增量式綜合與確定性綜合技術能力的綜合工具。

伴隨著FPGAFPSoC設計的復雜度越來越高,設計驗證要求處理的速度和容量、復雜度迅速增加,并且要求具有強大的可調試能力。而為了確保設計在綜合與布局布線之后功能的正確性,工程師需要進行冗長的時序仿真,以便保證其與綜合或布局布線前的RTL設計邏輯完全等效。這一過程需要花費大量的時間,錯誤反饋周期過長。而邏輯等效性驗證技術可以很好地解決這一問題,該技術可提供比仿真快得多的驗證方式。這種技術可以在很短的時間內驗證邏輯綜合以及布局布線后的網表邏輯變化。相比之下,動態仿真則要數小時甚至幾天才能完成,從而大幅度縮短調試時間。因而為了更有效地提高網表的驗證效率與準確率,等效性驗證技術是必不可少的。

當前復雜芯片設計,特別是復雜設計通常都包含多個時鐘域,在實際硬件上,經常會遇到亞穩態的問題,然而亞穩態問題在通常的仿真過程中很難被暴露出來,然而亞穩態在安全關鍵設計中是個很嚴重的問題,它將頻繁地導致芯片故障,而這些故障是無法通過仿真和靜態時序分析發現的。通常的驗證方法學一般都不考慮來自跨時鐘域的潛在錯誤。因此如果這些錯誤不能被明確地測試出來,那么它們將在實際的硬件設備現場應用時顯現出來。在現場應用中捕獲到操作故障也就意味著這一嚴重錯誤可能需要在一次事故發生后才可能被發現。利用CDC檢查技術則能夠快速、自動、全面地檢查代碼的結構,分析跨時鐘問題,以便設計者更早的查出設計中的缺陷,加快了項目進度,以及提高了產品的可靠性。因此FPGA設計與驗證平臺需要具備此技術。

雖然目前有諸如隨機測試激勵產生等基于仿真的高級驗證技術可以提高驗證質量,然而仍然不能確保設計的功能在任何情況下都是正確的。特別是隨著復雜FPGAFPSoC的出現,設計擁有的信號個數以及可能出現的信號組合就呈現爆炸式的增長,所以通過基于仿真的驗證手段達到覆蓋100%的條件是幾乎不可能的,而形式驗證方案恰好可以很好地解決這一問題。由于這種驗證不需要用戶的測試向量,并且可以對電路做窮舉法驗證,因此,對于某些傳統驗證手段無法做到但是又至關重要的電路,就必須采用形式驗證這種手段來保證設計的可靠性。利用形式驗證技術,可針對復雜邏輯進行窮舉分析,設計中潛在的邊界情況全部被快速準確地探查出來,發現所有深層次的設計問題,而這些問題是傳統的驗證手段無法實現的。這些技術可以幫著工程師發現設計中潛在的功能問題,顯著提高設計的可靠性與安全性。

FPGA的調試階段,傳統的方法在設計FPGAPCB板時,保留一定數量的FPGA管腳作為測試管腳。在調試的時候將要測試的信號引到測試管腳,用邏輯分析儀觀察內部信號。這種方法存在很多弊端. 邏輯分析儀價格高昂,每個芯片擁有的管腳數量有限,在研發期間往往對測試管腳數量供不應求。隨著設計調試的要求,設計者會不斷添加測試管腳,從而導致綜合及布局布線過程的反復迭代,如果設計規模較大,綜合與布局布線過程將會花費大量的時間,設計進度必然會被嚴重拖延。因此,需要由技術手段能夠在電路板上電后,對FPGA的工作狀態進行在線檢測,并夠通過內部邏輯抓取電路,抓出FPGA內部信號,使設計師能夠對FPGA的功能進行在線功能驗證,從而有效地提升FPGA在板級環境下的調試效率。

我們知道,對于軟件設計,已經有一套成熟的軟件工程化規章和體系來保證軟件設計的質量和可靠性,而硬件設計,尤其是當前普遍采用的先進的FPGA設計,還沒有建立起相應的質量與流程管理體系。這將對整個項目的質量以及安全可靠性留下隱患。然而FPGA設計的安全性與可靠性直接關系著設計任務的成敗。因此,全面的FPGA設計與驗證規范亟需建立,然而相關工作如何高效地開展除了需要一支高素質的人才隊伍以外,遵循行業規范、操作順暢且界面友好的管理平臺軟件成為有效的手段。針對這種形勢,行業內正逐步達成共識,那就是需要在系統內建立一套標準規范符合性FPGA評測管理平臺,以保證FPGA設計的質量和安全可靠性。
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