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FPGA調試解決方案

更新日期:2014-05-04 15:37:35  瀏覽次數:4234次  作者:admin  【打印此頁】  【關閉
FPGA調試解決方案
 

現代科技對系統的可靠性提出了更高的要求,而FPGA技術在電子系統中應用已經非常廣泛,因此FPGA易測試性就變得很重要。要獲得的FPGA內部信號十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲,這一切使得設計調試和檢驗變成設計中最困難的一個流程。另一方面,當前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線,除了提供高速并行總線接口外,正迅速向高速串行接口的方向發展,FPGA也不例外。每一條物理鏈路的速度從600Mbps到10Gbps,高速I/O的測試和驗證更成為傳統專注于FPGA內部邏輯設計的設計人員所面臨的巨大挑戰。這些挑戰使設計人員非常容易地將絕大部分設計時間放在調試和檢驗設計上奧。


在FPGA系統設計完成前,有2個不同的階段:設計階段、調試和檢驗階段。設計階段的主要任務是輸入、仿真和實現;調試和檢驗階段的主要任務是檢驗設計,校正發現的錯誤。FPGA設計階段不但要設計,而且要使用仿真工具開始調試。實踐證明,正確使用仿真為找到和校正設計錯誤提供了一條有效的途徑。但是,不應依賴仿真作為調試FPGA設計的唯一工具。 在設計階段,還需要提前考慮調試和檢驗階段,規劃怎樣在線快速調試FPGA,這可以定義整體調試方法,幫助識別要求的任何測試測量工具,確定選擇的調試方法對電路板設計帶來的影響。針對可能選用的FPGA存在的高速總線,除了考慮邏輯時序的測試和驗證外,還應該充分考慮后面可能面臨的信號完整性測試和分析難題。  在FPGA調試階段,必須找到仿真沒有找到的棘手問題。怎樣以省時省力的方式完成這一工作是一個挑戰。本文將研究如何選擇正確的FPGA調試方法及如何有效地利用新方法的處理能力,這些新方法可以只使用少量的FPGA針腳查看許多內部FPGA信號。如果使用得當,可以突破最棘手的FPGA調試問題肯。


在理想情況下,設計者希望有一種方法,這種方法可以移植到所有FPGA設計中,能夠洞察FPGA內部運行和系統運行過程,為確定和分析棘手的問題提供相應的處理能力思。


在FPGA的調試階段,傳統的方法在設計FPGA的PCB板時,保留一定數量的FPGA管腳作為測試管腳。在調試的時候將要測試的信號引到測試管腳,用邏輯分析儀觀察內部信號。


這種方法存在很多弊端:
邏輯分析儀價格高昂,每個芯片擁有的管腳數量有限,在研發期間往往對測試管腳數量供不應求。隨著設計調試的要求,設計者會不斷添加測試管腳,從而導致綜合及布局布線過程的反復迭代,如果設計規模較大,綜合與布局布線過程將會花費大量的時間,設計進度必然會被嚴重拖延;

PCB布線后測試腳的數量就確定了,不能靈活地增加,當測試腳不夠用時會影響測試,設計者只能在有限的板級資源條件下,不斷地反復嘗試,將對板級FPGA功能測試有幫助的信號引到這些測試管腳之上,每進行一次,設計者都需要重新執行一遍綜合及布局布線過程,一來是設計過程的反復需要花費額外的時間,更為重要的是有可能因為這些改動導致布局布線后時序的不收斂,使得板級測試出現問題的概率增加,因此板級測試工作的意義也無形中被降低了。然而測試管腳太多,因為分配給正常功能使用的管腳顯著減少,使得PCB布局布線的資源變得極為緊張,導致板級的時序變得不易滿足,因此板級測試將無法正常進行。


同時,當今先進的FPGA器件所具有的規模、速度和板級要求使得利用傳統邏輯分析方法來調試采用FPGA器件進行的設計幾乎是不可能的。邏輯分析儀需要工程師具備較為豐富的設計經驗,才可以比較有效地捕捉到設計錯誤。


因此,諸如嵌入式邏輯分析儀技術將成為最行之有效的板級調試方法。


工程師可以從軟件的診斷IP核庫中選擇需要的診斷模塊嵌入至設計中,經綜合與布局布線之后,利用燒寫文件下載至芯片內,利用FPGA中未使用的BlockRam,根據用戶設定的觸發條件將信號實時地保存到這些BlockRam中,然后通過JTAG接口傳送到計算機,借助診斷IP核的控制與顯示工具進行調試、分析邏輯信號與事務交互,并監測總線,實時記錄邏輯狀態與信息。


DiaLite Platform是Temento公司推出的用于復雜FPGA設計監測與調試診斷的工具包,適用于所有主流的FPGA芯片。在DLI環境下,設計者可從DLI診斷核庫中選擇需要的診斷模塊無縫地嵌入至設計中,綜合與布局布線之后,利用燒寫文件下載至芯片內,借助DLI診斷核的控制與顯示工具可以方便地調試、分析邏輯信號與事務交互,并監測總線,實時記錄邏輯狀態與信息,顯著地提高復雜FPGA在板級的調試效率。


DiaLite Platform完全可以支持以上技術要求,并且具有更為鮮明的調試能力與技術特點:
實現以設計信號的值來觸發并以設計速度來采樣;
 RTL代碼調試器接口在FPGA設計中運行;
 把用于仿真的可重用的斷言代碼直接放置到FPGA中去,并探測bugs;
 支持增量式設計方法,節省由于設計迭代產生的編譯時間;
 支持斷言驗證方法,顯著提高調試效率,獲得與軟件仿真器類似的調試能力。
  支持外部存儲器模式,最大能夠儲存1G bytes的數據。 

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